图1

如图1，当1接高电平，2接低电平时，栅极G为低电平，源极S为VCC高电平，PMOS导通；当1接低电平，2接高电平时，栅极G和源极S都为高电平，PMOS不导通，且体二极管方向为漏极D指向源极S，为截止状态。

图2

如图2，当Control端接低电平，三极管Q1不导通。此时，源极S和栅极G相连都为高电平，PMOS不导通；当Control端接高电平时，三极管导通，，栅极 G 通过 Q1 接地，变为低电平，而源极 S 仍为高电平，PMOS（Q2）导通。